A synthesizable implementation of Compression engines

Cancelado Publicado Mar 7, 2012 Pagado a la entrega

$30-250 USD

Pagado a la entrega

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The implementation may be a mixed HW-SW approach.

May include multiple implementations, codes or algorithms.

Use data in block sizes of 512B, 1K, 2K, 4K

Memory input/output in 8, 16, 32 or 64 bits. Engine input/output left up to implementer

Clock of at least 50MHz (if using 90nm library)

The implementation may be a mixed HW-SW approach.

More information will be provided to bidders.

Ingeniería eléctrica Electrónica Ingeniería Mathlab y Mathematica Verilog / VHDL

Nº del proyecto: #1489354

Sobre el proyecto

4 propuestas Proyecto remoto Activo Mar 15, 2012

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bchandra1955

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reallifetech

See details in MB.

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aurasky

Hi, I can do this project. I have 7 years experience in VLSI domain

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paklancer

Hi, Please see the PMB

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