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Solving FPGA output module

$30-250 USD

Cerrado
Publicado hace más de 5 años

$30-250 USD

Pagado a la entrega
1. Design platform: VIVADO 18.2 2. Chip: xcz7020CLG484-1 3. language: Verilog 4. Input is all lvds, fclk is frame clockwise, DCLK is data clock, DDR mode Data receives 16 pairs of ADC data. A pair of LVDS DATA inputs 2 channels of ADC data. FCLK is channel A data when it is high and channel B data when it is low. Output data with 32 channel bit width of 12
ID del proyecto: 18272630

Información sobre el proyecto

3 propuestas
Proyecto remoto
Activo hace 5 años

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$30 USD en 2 días
4,9 (12 comentarios)
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Hello there, I am krishna from Logictronix.com. We already have designed Sigma Delata ADC with 16 channel ADC channel on VIVADO and Zynq Architecture. We can do your project, We also have ZeddBoard FPGA which can initially target your project requirement. Your design also need same Zynq device as xcz7020CLG484-1. Let us know your interest. For completing this project minimum 4 days is needed.
$180 USD en 4 días
4,8 (1 comentario)
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HI Sir , I am interested in your project , i am skilled in Xilinx and verilog . I have been developing project for Spartan 6 FPGA , both HW and firmware. Regards ,
$277 USD en 3 días
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Sobre este cliente

Bandera de CHINA
Shenzhen, China
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